1. verilog读取十进制txt文件
'd0表示十进制数0，'d1表示十进制数1，'d19表示十进制数19。parameter语句用于声明常量，parameterS0='d0，S1='d1，......，S19='d19;声明标识符S0代表常量十进制数0、标识符S1代表常量十进制数1、......标识符S19代表常量十进制数19。
2. verilog 10进制
（1）所有综合工具都支持的结构:always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）所有综合工具都不支持的结构:time，defparam，$finish，fork，join，initial，delays，UDP，wait。（3）有些工具支持有些工具不支持的结构:casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。建立可综合模型的原则要保证VerilogHDL赋值语句的可综合性，在建模时应注意以下要点:（1）不使用initial。（2）不使用10。（3）不使用循环次数不确定的循环语句，如forever、while等。（4）不使用用户自定义原语（UDP元件）。（5）尽量使用同步方式设计电路。（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。（12）避免混合使用上升沿和下降沿触发的触发器。（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。（14）避免在case语句的分支项中使用x值或z值。不能综合的语句:1、initial只能在testbench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）2、eventsevent在同步testbench时更有用，不能综合。3、real不支持real数据类型的综合。4、time不支持time数据类型的综合。5、force和release不支持force和release的综合。6、assign和deassign不支持对reg数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。7、forkjoin不可综合，可以使用非块语句达到同样的效果。8、primitives支持门级原语的综合，不支持非门级原语的综合。9、table不支持UDP和table的综合。10、敏感列表里同时带有posedge和negedge如:always@(posedgeclkornegedgeclk)beginend这个always块不可综合。11、同一个reg变量被多个always块驱动12、延时以开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如:a=10b；这里的10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b；13、与X、Z的比较可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态:0或1。3. verilog写txt文件
1. 按键按下后，进行加减乘除操作
2. Verilog往TXT文本文件中写入数据
3. 完成计算模块
4. 最终实现加减乘除计算器
4. verilog读十进制的数据
`define N 10
module CNT(
CLK,
RST,
CNTO
);
input CLK;
input RST;
output [`N:0] CNTO;
reg [9:0] flg;
reg [`N:0] CNTO;
always @(posedge CLK or posedge RST)
begin
if (RST)
begin
flg <= 10'd0000;
CNTO <= `N'h000;
end
else if (flg == 10'd1000)
begin
CNTO <= 10'h000;
flg <= 10'd0000;
end
else
flg <= flg +1;
end
endmodule
5. verilog读取二进制文件
1、正数的补码表示：
正数的补码 = 原码
负数的补码 = {原码符号位不变} + {数值位按位取反后+1} or
= {原码符号位不变} + {数值位从右边数第一个1及其右边的0保持不变,左边安位取反}
以十进制整数+97和-97为例：
+97原码 = 0110_0001b
+97补码 = 0110_0001b
-97原码 = 1110_0001b
-97补码 = 1001_1111b
2、纯小数的原码：
纯小数的原码如何得到呢？方法有很多，在这里提供一种较为便于笔算的方法。
以0.64为例，通过查阅可知其原码为0.1010_0011_1101_0111b。
操作方法：
将0.64 * 2^n 得到X，其中n为预保留的小数点后位数（即认为n为小数之后的小数不重要），X为乘法结果的整数部分。
此处将n取16，得
X = 41943d = 1010_0011_1101_0111b
即0.64的二进制表示在左移了16位后为1010_0011_1101_0111b，因此可以认为0.64d = 0.1010_0011_1101_0111b 与查询结果一致。
再实验n取12，得
X = 2621d = 1010_0011_1101b 即 0.64d = 0.1010_0011_1101b，在忽略12位小数之后的位数情况下，计算结果相同。
3、纯小数的补码：
纯小数的补码遵循的规则是：在得到小数的源码后，小数点前1位表示符号，从最低(右)位起,找到第一个“1”照写,之后“见1写0,见0写1”。
以-0.64为例，其原码为1.1010_0011_1101_0111b
则补码为：1.0101_1100_0010_1001b
当然在硬件语言如verilog中二进制表示时不可能带有小数点（事实上不知道哪里可以带小数点）。
4、一般带小数的补码
一般来说这种情况下先转为整数运算比较方便
-97.64为例，经查询其原码为1110_0001.1010_0011_1101_0111b
笔算过程：
-97.64 * 2^16 = -6398935 = 1110_0001_1010_0011_1101_0111b，其中小数点在右数第16位，与查询结果一致。
则其补码为1001_1110_0101_1100_0010_1001b，在此采用 负数的补码 = {原码符号位不变} + {数值位按位取反后+1} 方法
5、补码得到原码：
方法:符号位不动，幅度值取反+1 or符号位不动，幅度值-1取反
-97.64补码 = 1001_1110(.)0101_1100_0010_1001b
取反 = 1110_0001(.)1010_0011_1101_0110b
+1 = 1110_0001(.)1010_0011_1101_0111b 与查询结果一致
6、补码的拓展：
在运算时必要时要对二进制补码进行数位拓展，此时应将符号位向前拓展。
-5补码 = 4'b1011 = 6'b11_1011
ps.原码的拓展是将符号位提到最前面，然后在拓展位上部0.
-5原码 = 4‘b’1101 = 6'b10_0101，对其求补码得6'b11_1011，与上文一致。
扩展资料：
计算机中的符号数有三种表示方法，即原码、反码和补码。三种表示方法均有符号位和数值位两部分，符号位都是用0表示“正”，用1表示“负”，而数值位，三种表示方法各不相同。
在计算机系统中，数值一律用补码来表示和存储。原因在于，使用补码，可以将符号位和数值域统一处理；同时，加法和减法也可以统一处理。此外，补码与原码相互转换，其运算过程是相同的，不需要额外的硬件电路。
6. verilog怎么读取txt文件
换行的时候，就等光标出现在写完一行的末尾之际，敲一下回车键，这样就实现了换行。